Une initiative concertée pour préparer la prochaine génération de puces
ASML et TSMC ont annoncé une initiative industrielle visant à adapter l'écosystème du photomasquage à la lithographie High-NA EUV. L'opération, présentée avant la conférence SPIE Bacus, vise la mise en place d'une ligne pilote dédiée aux masques de 12 pouces d'ici 2031, étape préparatoire pour une production à grande échelle prévue autour de 2033.
Le passage de formats de masque actuels — aujourd'hui majoritairement basés sur des supports de 6 pouces — à des photomasques de plus grand diamètre est présenté par ASML comme une réponse aux limites de productivité et aux coûts imposés par les nodes les plus avancés. Selon le constructeur néerlandais et son partenaire taïwanais, la taille accrue permettra de réduire la « couture » entre champs et d'améliorer le rendement des lignes de production.
"Cela permettra aux fabricants avancés de puces de tirer pleinement parti des avantages du High-NA EUV (haute ouverture numérique en ultraviolet extrême), rendant les générations futures de puces de pointe plus rentables"
Samsung rejoint l'effort et vise la DRAM en volume
ASML a également étendu sa collaboration avec Samsung Electronics, qui intègre désormais l'initiative industrielle. Le groupe sud-coréen est attendu comme un acteur clé dans le développement et l'adoption des masques de 12 pouces. Samsung prévoit en outre d'utiliser la lithographie High-NA d'ASML pour la production de DRAM à grande échelle, une première annoncée pour 2028, ce qui marquerait un premier déploiement industriel de cette technologie côté mémoire.
- Objectif technique : développer et qualifier des photomasques 12" compatibles High-NA EUV.
- Calendrier : ligne pilote en 2031, production avancée ciblée en 2033.
- Impact attendu : meilleure productivité, coûts de fabrication réduits, moindre contrainte de couture entre champs.
| Événement | Année ciblée |
|---|---|
| Introduction High-NA en DRAM (Samsung) | 2028 |
| Ligne pilote photomasques 12" | 2031 |
| Production avancée avec High-NA | 2033 |
Cette feuille de route illustre la complexité des ruptures technologiques en fonderie : il ne suffit pas de perfectionner les outils de lithographie (les scanners High-NA), il faut aussi réinventer toute la chaîne d'approvisionnement associée — masques, systèmes de test, matériaux et méthodes de production. La coordination entre fournisseur d'équipement et grands fabricants de puces vise précisément à limiter les risques et à accélérer la maturité industrielle.
À l'échelle nationale, cette annonce résonne pour plusieurs raisons : la course à la miniaturisation reste cruciale pour l'IA, le calcul haute performance et les applications militaires ou critiques ; les choix technologiques des acteurs mondiaux influent sur les capacités des pays à produire localement des composants avancés. En rapprochant acteurs néerlandais, taïwanais et sud-coréen, le projet reflète aussi la nature très internationale — et stratégique — des chaînes de valeur des semi-conducteurs.
Reste à mesurer la difficulté technique et économique de la transition. Les défis incluent la qualification des nouvelles plaques, la disponibilité des équipements de production et la réduction des coûts pour rendre la technologie rentable à large échelle. Le calendrier annoncé fixe néanmoins un cap clair : d'ici 2033, l'industrie veut pouvoir exploiter la promesse du High-NA EUV au-delà des démonstrations en laboratoire.
